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              解析:晶體振蕩器三態輸出技術到底是什么?

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              解析:晶體振蕩器三態輸出技術到底是什么?

              2021-11-23 10:50:30

              石英晶體振蕩器常用的輸出模式主要包含:TTL、CMOS、ECL、PECL、LVDS、Sine Wave。其中TTL、CMOS、ECL、PECL、LVDS均屬于方波,Sine Wave屬于正弦波。今天給大家解說到的是晶體振蕩器中的三態輸出技能。


              大多數數字體系運用由兩個狀況等級0和1表明的二進制數體系。在一些特別應用中,需求第三狀況(Hi阻抗輸出)。TTL,HCMOS或HCMOS石英晶體振蕩器供給三態輸出或三態啟用/禁用功用。其常見應用包含自動測驗,總線數據傳輸。


              這三種狀況是低,高和高阻抗(HiZ或浮動)。高阻抗狀況的輸岀體現得如同它與電路斷開,除了可能有小的漏電流。三態器材具有使能/禁止輸入,一般在簡直任何封裝的引腳1上。當使能為高電平或懸空時,器材振蕩(輸出高電平和低電平),當引腳1接地(邏輯“0”)時,器材進入高阻態。


              總線是一組通用的電線,一般用于數據傳輸。三態總線有幾個三態輸出銜接在一起。經過控制電路,除了一個總線上的一切設備都具有高阻抗狀況的輸出。其余器材使能,驅動高低輸出總線。


              晶體振蕩器


              三態功用的其他應用是用于自動測驗設備(ATE)。幾個有源晶振晶體振蕩器的輸出銜接在一起。對于控制電路,除了振蕩器外,一切振蕩器都具有高阻抗狀況的輸出。選擇的振蕩器將從計數器讀出其頻率。


              在三態函數生效之前總會有一些推遲。此轉化發生在兩個轉化(禁用和啟用時)。從低電平開端的三態輸出禁止時間是tPLZ,三態到低電平的輸出使能時間是tPZL。


              CMOS


              上升和下降時間CMOS技能的上升和下降時間取決于其速度(CMOS、HCMOS、ACMOS、 BICMOS),石英晶體振蕩的電源電壓,負載電容和負載裝備。CMOS 40000列的典型上升和下降時間為30ns, HCMOS為6ns,而ACMOS( HCMOS/TTL兼容)的zui大上升和下降時間為3ns。典型的上升和下降時間在其波形水平的10%至90%之間測量。


              ACMOS輸出停止技能


              因為ACMOS( HCMOS/TL兼容)器材的快速轉化時間,在測驗或測量石英晶體振蕩器電氣功能特性時有必要運用正確的端接技能。端接一般用于解決電壓反射問題,這實質上導致時鐘波形中的步驟以及過沖和下沖。這可能導致數據的錯誤時鐘,以及更高的EM和體系噪聲。


              因為PCB板上的線長度及其負載裝備,還需求端接。有三種停止時鐘軌跡的通用辦法,行將器材的輸出阻抗與線路阻抗相匹配的過程:


              辦法1:串聯終端在串聯終端中,阻尼電阻靠近時鐘信號源放置。Rs的值有必要滿足以下要求:Rs≥ZT-Ro


              辦法2:上拉/下拉電阻在上拉/下拉終端中,組合等效于跡線的特征阻抗。這可能是較干凈的,而且不會發生任何反射,也會降低EMI。


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